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         頂點光電子商城2024年6月21日消息：近日，在2024IEEEVLSI技術與電路研討會（2024VLSI）上，比利時微電子研究中心imec首次展示了具有堆疊底部和頂部源極/漏極觸點的CMOS CFET器件。

         功能性單片CMOS CFET器件，具有堆疊的底部和頂部源/漏極觸點。雖然兩個觸點最初是通過正面光刻技術獲得的，但imec還展示了將底部觸點轉移至晶圓背面的可能性，這一改進顯著提高了頂部器件的存活率，從11%提升至79%。CFET器件的柵極長度為18nm，柵極間距為60nm，n型和p型之間的垂直間距為50nm。

           imec的邏輯技術路線圖設想在A7（0.7nm）制程節(jié)點設備架構中引入互補場效應晶體管（CFET）。當與先進的布線技術相結合時，CFET有望將標準單元軌道高度從5T降低到4T甚至更低，而不會降低性能。在集成nMOS和pMOS垂直堆疊結構的不同方法中，單片集成被認為是破壞性最小的。

            在工藝流程方面，包括兩個CFET特定模塊：中間電介質隔離（MDI）以及堆疊的底部和頂部觸點。MDI是imec首創(chuàng)的一種模塊，用于隔離頂柵和底柵，并區(qū)分n型和p型器件之間的閾值電壓設置。堆疊源極/漏極底部和頂部觸點的形成，通過介電隔離垂直分隔，關鍵步驟包括底部觸點金屬填充和蝕刻，以及隨后的介電填充和蝕刻。

           總之，比利時imec首次展示了具有創(chuàng)新性和高度功能性的單片CFET器件，這一成果有望在0.7nm A7節(jié)點工藝中引入，為半導體行業(yè)帶來重要的技術突破。